Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=1, B1=1, B2=don't care, B3=don't care , B4=0, B5=don't care, B6=don't care led diganti logicprobe
Pada rangkaian kali ini terdapat beberapa komponen yatitu switch, vcc, D Flip Flop, J-K Flip Flop, sinyal clock, dan ground
D Flip Flop
D Flip-flop merupakan salah satu jenis flip-flop yang dibangun dengan menggunakan flip-flop R-S. Namun pada D Flip-flop inputan R diberi gerbang NOT.
pada rangkaian sebelah kiri yang merupakan rangkaian D Flip-Flop, input an R-S nya berlogika 1 sehingga input R-S tidak aktif karena bersifat aktif low, dengan demikia input D juga tidak aktif. Sesuai dengan kondisi dimana input B5= don't care dan B6=don't care sehinga pada B5 dan B6 jika di misal kan berlogika 0 maupun 1 apa pun yang dilakukan pada input D tidak akan mempengaruhi rangkaian atau outputnya. Untuk keluaran keluaran rangkaian D flip flop ini adalah 0 dan 1 hal ini sudah sesuai dengan tabel kebenaran.
J-K Flop Flop:
Seperti yang diketahui bahwa J-K flip flop adalah pengembangan dari R-S flip flop yang mana pada rangkaian J-K flip flop kondisi terlarangnya hilang atau ditiadakan. Pada input an R-S terdapat bulatan kecil yang mana menandakan bahwa inputan ini bersifat aktif atau akan aktif saat berlogika 0. Sesuai dengan kondisi percobaan, bahwasannya input masukan pada R berlogika 1 dan S berlogika 1 maka R-S flip flop tidak aktif karen R-S flip flop bersifat aktif low sehingga input R-S dapat kita abaikan. Dengan demikian yang kita perhatikan adalah input an J, K, dan clock
Pada J-K flip flop terdapat dua input utama yaitu J dan K, flip flop ini memiliki sifat khusus yang memungkinkan perubHan keadaan sesuai dengan input J, K dan sinyal clock. Ketika clock naik, perubahan terjadi berdasarkan kondisi berikut :
J=1, K=1 : flip flop akan beralih keadaan (Toggle)
J=1, K=0 : output Q akan menjadi 1
J=0, K=1 : output Q akan menjadi 0
J=0, K=0 : output Q tidak berubah(keadaan dipertahankan)
Dalam Rangkaian ini , input yang terhubung ke J yaitu B2=don't care dimana B2 disini tidak akan mempengaruhi hasil outputnya jika clock tidak diubah dari 1 ke 0 dan yang terhubung ke K yaitu B4=0. Dengan clock aktif pada B3, namun input J berlogika 0 maka tidak memperngaruhi hasil outputnya sehinga JK flip flop akan menghasilkan output Q dan Q' tidak berubah sesuai dengan tabel kebenaran dari J-K flip flop.
Tidak ada komentar:
Posting Komentar